Qu'est-ce que la mémoire MRAM (mémoire magnétique)?
La mémoire MRAM (RAM magnétorésistive) est une mémoire magnétique non-volatile: elle stocke les données via des propriétés magnétiques plutôt que par charge électrique (comme la DRAM) ou électrons piégés (comme la Flash). L'unité de base est une jonction tunnel magnétique (MTJ): une fine couche isolante entre deux couches magnétiques. Un faible courant règle la jonction sur une résistance haute ou basse — haute = « 1 », basse = « 0 ».
Propriétés clés:
- Non-volatile: Les données persistent sans alimentation. Aucun cycle de rafraîchissement requis.
- Adressable à l'octet: Comme la DRAM, chaque octet peut être lu/écrit. Contrairement à la Flash (basée sur les pages).
- Pas d'énergie de rafraîchissement: La DRAM doit être rafraîchie en permanence pour conserver ses données, ce qui consomme de l'énergie en veille. La MRAM est non volatile et n'a pas besoin de rafraîchissement.
- Endurance élevée: Les fabricants indiquent une endurance en écriture bien supérieure à celle de la NAND Flash et, pour certains types de MRAM, proche du niveau de la DRAM ; les valeurs exactes varient selon le produit, consultez la fiche technique du fabricant.
- Intégration au procédé: Samsung et d'autres fonderies peuvent intégrer la MRAM directement dans les puces logiques ; pour Samsung, l'eMRAM en 28nm FD-SOI est documentée dans les Sources, les nœuds plus petits sont des objectifs de feuille de route.
Le goulot d'étranglement mémoire en IA sur appareil
L'inférence IA moderne est dominée par un seul problème: le goulot d'étranglement de von Neumann. Le calcul (CPU/GPU) et la mémoire sont physiquement séparés. Chaque opération de réseau de neurones nécessite que les données fassent des allers-retours — poids, activations, caches KV dans les transformeurs.
Ce transport de données est extraordinairement coûteux par rapport au calcul lui-même:
Dans les estimations d'énergie très citées de Horowitz (ISSCC 2014, procédé d'environ 45 nm), la lecture d'un mot de 32 bits en DRAM coûte bien plus de 100 fois l'énergie d'une multiplication flottante 32 bits. Lorsque les poids du modèle doivent être lus en continu depuis la DRAM, le transport de données peut donc représenter une grande part de l'énergie d'une charge d'inférence, la proportion variant selon le modèle, le matériel et le nœud de gravure. Des CPU/GPU plus rapides n'aident pas si le bus mémoire est le mur.
Pour l'IA sur appareil des téléphones, ordinateurs portables et appareils d'edge fonctionnant sur batterie, ce goulot d'étranglement est le principal obstacle à un temps d'inférence plus long sans vider la batterie.
Operation | Energy cost | Relative |
|---|---|---|
| Accès DRAM 32 bits | 500+ pJ | >130× plus qu'une multiplication flottante 32 bits |
| Accès SRAM sur puce 32 bits | ~5 pJ | ~1,4× une multiplication flottante 32 bits |
| Multiplication flottante 32 bits | ~3.7 pJ | référence (1×) |
Comment l'informatique en mémoire s'attaque au problème
L'informatique en mémoire (aussi appelée processing-in-memory ou PIM) résout ce problème en déplaçant le calcul dans le tableau de mémoire lui-même. Au lieu de charger poids et activations dans une ALU séparée, l'opération MAC se produit directement dans le crossbar des cellules mémoire.
Comment ça fonctionne:
- Les poids du réseau de neurones sont stockés dans des cellules MRAM (ou une autre mémoire compatible analogique).
- Les activations d'entrée sont appliquées comme tensions de ligne.
- Les propriétés analogiques du tableau de mémoire calculent la multiplication matrice-vecteur en une seule passe — l'opération centrale de l'inférence par transformeur.
- Les résultats sont lus et requantifiés en numérique.
Où en est MRAM aujourd'hui
Article Nature de Samsung SAIT (janvier 2022):
- Démonstration publiée d'un tableau crossbar MRAM 64×64 effectuant du calcul en mémoire.
- Précision atteinte (résumé Nature): 93,23% sur les chiffres manuscrits MNIST (référence logicielle 95,24%) et 93,4% en détection de visages; un réseau VGG-8 à huit couches émulé a atteint 98,86% (référence logicielle 99,28%).
- Efficacité énergétique: bénéfice directionnellement confirmé grâce à l'élimination du transport de données, mais la réduction de consommation quantifiée précise face à la DRAM n'est pas divulguée dans les documents publics.
- Limite: Hautement spécialisé pour les tâches de ML classique (classification de chiffres, détection d'objets). Pas encore démontré sur l'inférence de grands transformeurs.
- Puce edge MRAM PNM de SemiFive + ICYTech (mai 2026):
- Tape-out réussie sur le procédé Samsung Foundry 8nm (8LPU) avec MRAM embarquée.
- Tape-out = conception soumise à la fabrication. Le silicium n'est pas encore retourné, aucun benchmark n'a été publié et le produit n'a pas été commercialisé.
- Capacité annoncée: Inférence sur appareil pour des modèles jusqu'à 2 milliards de paramètres sans connexion réseau.
- Cible: Résumé de texte, traduction, raisonnement conversationnel sur IA d'edge, robots humanoïdes, automobile.
- Première commercialisation visée pour l'Asie; aucun calendrier nord-américain annoncé.
MRAM vs HBM vs DRAM vs LPDDR5: compromis
Ce que MRAM offre et pas HBM:
- Non-volatilité: les poids survivent à la coupure d'alimentation, permettant une inférence instantanée sans rechargement depuis le disque.
- Puissance de rafraîchissement nulle: élimine le surcoût du courant de veille.
- Intégration directe dans la puce: aucun boîtier mémoire séparé requis.
- Adaptée aux nœuds d'edge alimentés par intermittence et aux objets connectés portables.
- Ce que HBM offre et pas (actuellement) MRAM:
- Bande passante bien supérieure: la spécification JEDEC HBM4 autorise jusqu'à environ 2 To/s par pile, contre la bande passante embarquée de MRAM (non publiée).
- Densité éprouvée à grande échelle pour l'entraînement de grands modèles.
- Aucune dépendance à l'intégration spécialisée du procédé MTJ.
- Disponible aujourd'hui dans les accélérateurs IA de production.
Memory Type | Peak Bandwidth | Non-Volatile | Standby Power | Form Factor | Best For | Status for AI |
|---|---|---|---|---|---|---|
| HBM4 (High Bandwidth Memory) | Jusqu'à ~2 To/s par pile (spécification JEDEC) | Non | Élevée (rafraîchissement) | Empilée sur interposeur | Entraînement IA, inférence haut de gamme | Production, éprouvée à grande échelle |
| LPDDR5X (DRAM mobile) | Variable selon l'appareil et la largeur de bus | Non | Rafraîchissement requis (modes d'auto-rafraîchissement basse consommation existants) | Boîtier wirebonded | IA d'edge, inférence mobile | Standard actuel pour téléphones/tablettes |
| MRAM (eMRAM embarquée) | Non encore publiée | Oui | Quasi nulle | Embarquée dans la puce SoC | IA d'edge always-on, charges spécialisées | R&D, tape-out (mai 2026), pas encore grand public |
| DRAM standard | Variable selon le module et le nombre de canaux | Non | Moyenne (rafraîchissement) | DIMM, SO-DIMM | Informatique générale, inférence sur ordinateurs de bureau | Production, partout |
En résumé: MRAM et HBM ne sont pas concurrentes aujourd'hui. HBM cible les accélérateurs IA à haute bande passante (GPU, TPU en centres de données). MRAM cible l'inférence d'edge et le calcul en mémoire spécialisé où la non-volatilité et l'intégration SoC comptent plus que la bande passante brute.
L'alternative logicielle: compression du cache KV avec TurboQuant
Pendant que les chercheurs matériels travaillent sur le calcul en mémoire MRAM, les ingénieurs logiciels attaquent le goulot d'étranglement mémoire sous un autre angle: la compression.
Google TurboQuant (ICLR 2026, publié en mars 2026):
- Selon Google Research, TurboQuant compresse le cache KV (clé-valeur) de l'inférence par transformeur à 3 bits — contre les formats 16 bits ou 8 bits habituels.
- Réduction d'au moins 6× de l'empreinte mémoire du cache KV (Google Research, sur des tâches needle-in-haystack). En inférence à long contexte, le cache KV peut occuper une grande part de la mémoire.
- Aucune perte de précision rapportée par Google sur ses propres benchmarks, y compris les évaluations needle-in-haystack (récupération en long contexte) ; l'article arXiv rapporte une neutralité de qualité à 3,5 bits par canal.
- Jusqu'à 8× d'accélération dans le calcul des logits d'attention sur GPU H100 (TurboQuant 4 bits contre clés 32 bits non quantifiées), selon Google Research ; il ne s'agit pas d'une accélération de bout en bout.
- Selon Google Research, aucun entraînement ni fine-tuning n'est nécessaire. L'intégration dans un pipeline d'inférence existant exige encore une implémentation dans une bibliothèque.
- Comment ça fonctionne: Un processus en deux étapes — PolarQuant (quantification en coordonnées polaires avec centroïdes de Lloyd-Max) + QJL (transformée quantifiée de Johnson-Lindenstrauss, qui ajoute une correction d'erreur pour préserver la précision du produit scalaire à compression extrême).
- Des implémentations communautaires existent ; dans les sources que nous avons consultées, l'article de blog de Google ne renvoie à aucun code officiel. Les chiffres ci-dessus sont rapportés par Google Research ; les taux de compression diffèrent d'une implémentation communautaire à l'autre.
- Pourquoi c'est important: Une réduction mémoire purement logicielle ne nécessite aucun matériel nouveau et pourrait aider les appareils actuels dès qu'une bibliothèque d'inférence la prend en charge. C'est une réponse pragmatique au goulot d'étranglement mémoire en attendant la maturité de MRAM.
Si MRAM atteint les appareils grand public
L'adoption de MRAM par les smartphones et PC grand public transformerait l'IA sur appareil de trois façons:
- Inférence instantanée: Le téléphone démarre, les poids du modèle IA sont déjà dans la MRAM non-volatile du SoC, aucun rechargement depuis le stockage nécessaire. Démarrage instantané pour les assistants vocaux, la traduction en temps réel, le raisonnement sur appareil.
- Longévité de batterie: Aucune décharge de rafraîchissement en veille sur le sous-système mémoire. Pour les fonctionnalités IA always-on (écoute en arrière-plan, analyses respectueuses de la vie privée), les économies d'énergie sont multiplicatives.
- Modèles plus grands à budget énergétique fixe: Si le calcul en mémoire apporte un gain d'efficacité énergétique suffisant par rapport à la LPDDR5 avec calcul séparé, les téléphones pourraient en principe exécuter des modèles embarqués plus grands avec le même budget de batterie. C'est spéculatif ; aucun gain de ce type n'a été vérifié dans un produit commercial.
Calendrier et perspective honnête
Ce qui est documenté (feuilles de route et annonces des entreprises, susceptibles d'évoluer):
- Ce qui n'est PAS confirmé:
- Nous n'avons trouvé aucune annonce d'intégration MRAM par de grands fabricants de smartphones ou de SoC (comme Apple, Qualcomm, MediaTek).
- Les spécifications de bande passante et de densité de MRAM pour une échelle VRAM grand public (8–16 Go) ne sont pas publiquement disponibles.
- Les gains d'efficacité énergétique pour l'inférence de grands modèles (30B+) n'ont pas été mesurés sur silicium.
- La parité de coût avec la LPDDR5 ou la HBM ne figure sur aucune feuille de route publiée.
- Calendrier réaliste (estimation éditoriale, pas une feuille de route de fabricant):
- 2026–2028: SoC d'IA d'edge (robots, automobile, IoT) avec de petites unités de calcul en mémoire MRAM. Modèles limités à l'échelle 2B. Déploiement Asie d'abord.
- 2028–2030: Possible intégration dans smartphones sous forme de cache non-volatile ou tuile d'accélérateur IA spécialisée (pas de remplacement de la mémoire principale).
- 2030+: Un déploiement grand public généralisé sur téléphone comme remplacement de la DRAM exigerait de résoudre des défis de densité, de bande passante et de coût encore non résolus. Nous ne l'attendons pas avant 2031–2035.
Year | Milestone | Status |
|---|---|---|
| 2019 | Samsung annonce la livraison commerciale d'eMRAM en 28nm FD-SOI | Annoncé (Samsung, mars 2019) |
| 2024 | Production d'eMRAM Samsung 14nm | Objectif de feuille de route (annonce 2023) |
| 2026 | Production d'eMRAM Samsung 8nm; tape-out SemiFive/ICYTech | Objectif de feuille de route; tape-out annoncé (mai 2026) |
| 2027 | Procédé eMRAM Samsung 5nm disponible (feuille de route) | Objectif annoncé |
| 2028–2029 | Possibles premiers SoC d'IA d'edge avec calcul en mémoire MRAM commercialisés (SemiFive, autres) | Plausible mais non confirmé |
| 2029–2031 | Possible intégration MRAM dans smartphones grand public (cache non-volatile ou puce IA spécialisée) | Spéculatif |
Questions fréquentes
MRAM est-elle disponible à l'achat maintenant pour mon PC ou téléphone?
Non. La MRAM est en production chez plusieurs fournisseurs, par exemple pour des produits industriels et de centres de données (voir le formulaire 8-K d'Everspin ci-dessus). Pour l'IA grand public, elle reste en R&D. La puce SemiFive/ICYTech est toujours au stade tape-out — le silicium n'est pas encore retourné ni évalué. Le déploiement grand public est réalistiquement à 3–5+ ans.
MRAM va-t-elle remplacer la VRAM de mon GPU?
Peu probable à court terme. MRAM excelle en faible consommation de veille et non-volatilité, ce qui compte sur les appareils d'edge sur batterie. HBM résout un autre problème: bande passante maximale pour l'entraînement en centre de données et l'inférence à grands lots. Pour les téléphones grand public et l'IA d'edge spécialisée, MRAM pourrait devenir un composant (cache embarqué ou tuile d'accélérateur). La VRAM d'un GPU de jeu ou d'un accélérateur de centre de données restera HBM ou GDDR dans un avenir prévisible.
Quelle différence entre informatique en mémoire et base de données vectorielle?
Des couches différentes. Les bases de données vectorielles stockent des embeddings et les récupèrent par similarité (utilisées dans les pipelines RAG). L'informatique en mémoire effectue l'opération centrale du réseau de neurones (multiplication matrice-vecteur) dans la mémoire elle-même, éliminant le transport de données. Vous pourriez utiliser les deux ensemble: calcul en mémoire pour le moteur d'inférence, base vectorielle pour la récupération.
Puis-je utiliser la compression TurboQuant sur mon LLM local aujourd'hui?
Pas encore dans les bibliothèques d'inférence grand public, mais des implémentations communautaires existent. TurboQuant est un travail académique (ICLR 2026). Nous n'avons trouvé aucune prise en charge confirmée de TurboQuant dans Ollama ou LM Studio, et l'article de blog de Google ne renvoie à aucun code officiel; consultez GitHub pour les implémentations communautaires, dont les taux de compression et la précision varient. L'idée centrale — quantifier agressivement le cache KV — est reproductible dans du code d'inférence personnalisé.
MRAM fonctionne-t-elle avec les transformeurs?
Samsung l'a démontré sur des tâches de ML classique (classification de chiffres, détection de visages). L'inférence à l'échelle des transformeurs (modèles 7B+) en calcul en mémoire MRAM n'a pas été publiée. C'est plausible mais non prouvé. La puce SemiFive revendique une capacité de 2B paramètres; nous aurons de vrais benchmarks quand le silicium sera retourné et commercialisé.
MRAM est-elle la même chose que 3D XPoint (Intel Optane)?
Non. 3D XPoint était une technologie de mémoire de classe stockage développée par Intel et Micron (désormais abandonnée). La MRAM stocke les données de façon magnétique ; 3D XPoint repose sur un mécanisme différent. Les deux ciblent le même espace de problème — stockage rapide, durable et non-volatile — mais avec des approches différentes.
Combien d'énergie MRAM économise-t-elle par rapport à la DRAM?
En veille: la MRAM est non volatile et n'a pas besoin de rafraîchissement, elle évite donc l'énergie de rafraîchissement que consomme la DRAM; nous n'avons pas trouvé de valeur indépendante des fabricants par gigaoctet, et l'économie dépend du composant et de la capacité. En inférence active avec calcul en mémoire: l'article de Samsung dans Nature présente le calcul analogique en mémoire comme une approche potentiellement économe en énergie, mais nous n'y avons trouvé aucune économie quantifiée par rapport à la DRAM. Les chiffres de silicium commercial viendront quand un produit sera commercialisé et évalué indépendamment.
MRAM va-t-elle remplacer la DRAM?
Pas comme mémoire principale dans un avenir prévisible. Les forces de MRAM sont la non-volatilité et l'absence d'énergie de rafraîchissement, qui conviennent aux caches embarqués et aux accélérateurs d'edge basse consommation. La DRAM et la HBM conservent des avantages en densité, bande passante et coût par bit. Le rôle réaliste de MRAM est celui d'une tuile non-volatile complémentaire ou d'une unité de calcul en mémoire, pas d'un remplacement de la DRAM.
Qualcomm a-t-il résolu le goulot d'étranglement mémoire en 2026?
Qualcomm a présenté HBC (High-Bandwidth Compute) sous sa marque Dragonfly lors de sa Journée Investisseurs 2026 — une conception near-memory qui associe calcul et mémoire dans du silicium empilé en 3D, Qualcomm revendiquant environ 6× plus de bande passante par watt que la HBM et 200× plus de capacité par watt que la SRAM (chiffres du constructeur, non vérifiés indépendamment). Meta a signé un accord pluri-générationnel pour le CPU serveur Dragonfly C1000; dans les sources consultées, Qualcomm n'a pas nommé de clients pour les accélérateurs AI250 et AI300 qui utilisent HBC. Trois distinctions restent importantes: HBC est near-memory (calcul à côté de la mémoire), pas du calcul en mémoire MRAM (calcul à l'intérieur du tableau de mémoire); il cible les accélérateurs IA de centre de données, pas les téléphones; et l'échantillonnage commercial de la première génération de HBC (AI250) est attendu pour mi-2027, HBC Gen 2 (AI300) pour 2028 — rien n'a donc été livré. C'est une approche différente au même problème du mur mémoire, pas une percée MRAM.
Lectures complémentaires
- Combien de VRAM pour les LLM locaux — Dimensionnement DRAM contre VRAM pour l'inférence sur appareil aujourd'hui.
- Meilleurs GPU pour les LLM locaux — Choix matériels actuels en attendant la maturité de MRAM.
- La quantification des LLM expliquée — Comprendre Q3, Q4, Q5 et comment la compression réduit l'empreinte mémoire.
- Solutions au goulot d'étranglement mémoire des LLM locaux — Gestion du cache KV, optimisation de l'inférence et approches logicielles actuelles.
- Mémoire unifiée Apple Silicon pour les LLM locaux — Alternative à la VRAM de GPU discret: une architecture qui reflète en partie les bénéfices du calcul en mémoire.
Sources
- Samsung Newsroom: Samsung Electronics Starts Commercial Shipment of eMRAM Product Based on 28nm FD-SOI Process -- communiqué de presse, 6 mars 2019
- EE Journal: Ainekko Merges with Veevx (communiqué de l'entreprise) -- annonce de la fusion, début 2026
- MRAM-Info: SEMIFIVE et ICY Tech réalisent la tape-out d'un SoC IA edge sur eMRAM Samsung 8nm -- tape-out sur Samsung Foundry 8nm (8LPU) avec MRAM embarquée, publié le 8 mai 2026
- Nature: A crossbar array of magnetoresistive memory devices for in-memory computing (Jung et al., 2022) -- crossbar MRAM 64×64, MNIST 93,23%, détection de visages 93,4%
- Résultats Everspin T3 2026 (SEC Form 8-K) -- chiffre d'affaires de 20,6 M$ contre 14,1 M$; ventes de produits MRAM de 16,9 M$ contre 12,7 M$
- Résultats Everspin T2 2026 (SEC Form 8-K) -- contrat de 40 M$ avec un maître d'œuvre américain
- arXiv:2504.19874: TurboQuant, Online Vector Quantization with Near-optimal Distortion Rate -- quantification du cache KV; neutralité de qualité à 3,5 bits par canal
- StorageReview: Qualcomm dévoile la feuille de route Dragonfly pour centres de données -- revendications HBC sur bande passante et capacité, dates d'échantillonnage AI250 et AI300, accord Meta sur le CPU C1000
- Horowitz, "Computing's energy problem (and what we can do about it)", ISSCC 2014 -- énergie approximative par opération en 45 nm: accès SRAM, accès DRAM, multiplication flottante
- Google Research: TurboQuant, redefining AI efficiency with extreme compression -- cache KV à 3 bits, réduction mémoire d'au moins 6x, accélération des logits d'attention jusqu'à 8x sur H100 (déclarations du fabricant)
- MRAM-Info: Samsung on track to start 14 nm eMRAM production by the end of 2024, 8 nm by 2026 and 5 nm by 2027 -- objectifs de feuille de route de Samsung Foundry (annonce 2023)
- StorageNewsletter: JEDEC and Industry Leaders Collaborate to Release JESD270-4 HBM4 Standard -- HBM4: jusqu'à 2 To/s via une interface 2048 bits
- EE Times Asia: SEMIFIVE, ICY Tech Achieve Successful Tape-out of 8nm eMRAM-Based Edge AI SoC -- déclaration des entreprises: inférence embarquée pour des modèles jusqu'à 2B de paramètres